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            Timing-Driven Verilog Synthesisfor High-Performance System-on-Chip Design
               入學要求

                    學員學習本課程應具備下列基礎知識:
                    ◆ 電路系統的基本概念。

               班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)
                   每期人數限3到5人。
               上課時間和地點
            上課地點:【上!浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山學院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
            最近開課時間(周末班/連續班/晚班)
            時序及噪音分析培訓班:2020年3月16日
               實驗設備
                 ☆資深工程師授課

                    
                    ☆注重質量
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               質量保障

                    1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
                    2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
                    3、培訓合格學員可享受免費推薦就業機會。

            Timing-Driven Verilog Synthesis for High-Performance System-on-Chip Design
             

            第一階段
            Verilog Synthesis

            Topic

            Course overview; Introduction to synthesis, ASIC&FPGA design flows, technology libraries, wire load modeling; timing constraints, synthesis software overview

            Verilog Synthesis I: Data types, numbers, continuous assignments, procedural assignments, combinational logic and flip-flop inferences

            Verilog Synthesis II: Operators, if-else and case statements, intentional and unintentional latch inference

            Verilog Synthesis III: Synthesis of latches and flip-flops; blocking and nonblocking assignments; synthesis of loops, tasks, functions and parameters; finite state machine design

            第二階段
            Implementation Technologies and System-on-Chip Concepts

            Topic

            Programmable logic including FPGA: History, taxonomy, architectures & device examples

            “Real World ASIC Design” (Source: NEC Electronics America. Used by permission) ASIC design flow, signal integrity, design size, tests, design for manufacturing (DFM)

            System-on-Chip (SoC) Concepts: SoC components, on-chip and off-chip busses, IP blocks

            SoC graphics subsystems; SoC design verification

            第三階段
            Digital System Timing Fundamentals

            Topic

            Why timing matters. Scaling of wires: The dark side of Moore’s law. Combinational timing modeling and analysis by critical path method

            Sequential system timing: Clocks, register timing modeling. Setup and hold path analysis

            Delay-locked and phase-locked loops, module port timing characterization (pin timing)

            Reset timing: Synchronous or asynchronous? Timing-driven synthesis, timing optimizations: Clock skew and register retiming, static timing analysis.

            第四階段
            Advanced Digital System Timing

            Topic

            Synchronization and metastability

            Synchronizer design

            Multi-clock design techniques, signaling across clock domains

            Self-timed logic design

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